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　　来源：芯视点

　　在今天于上海举行的一场行业大会上 ，华为公司董事 、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中
，正式发表“韬（τ）定律”
。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定律，华为过去六年已成功设计并量产了381款芯片 。今年秋季 ，华为将发布新的麒麟手机芯片
，完整采用逻辑折叠技术，大幅提升相关性能
。

　　随后 ，华为发布了一篇署名为何庭波的论文
，详细介绍了这些新技术和进展。

　　摘要

　　六十年来，摩尔定律的几何缩放推动了半导体技术的进步 。然而 ，这一行业共识已不再适用：纯粹尺寸缩小带来的收益已趋于平缓，尖端芯片的设计预算超过十亿美元
，而最先进节点的晶体管成本也不再下降
。本文提出了一种新的缩放原则——τ缩放。该原则以时间本身而非晶体管面积作为衡量进步的主要指标，并采用单一的特征时间常数τ作为统一的优化目标 ，涵盖从开关晶体管到数据中心工作负载的十二个数量级 。本文展示了两个量产规模的演示案例。在移动SoC上
，LogicFolding（一种将数字
、模拟和存储电路划分到垂直堆叠的有源层的方法）在固定器件节点上实现了晶体管密度55%的阶梯式提升和41%的能效提升
。在人工智能系统方面，由内存语义统一总线架构、近封装Hi-ONE光I/O和边缘到表面3D折叠技术组成的协同设计堆栈 ，预计到2035年硬件集成度将增长100倍以上。更深层次的论断是方法论上的：τ扩展是自Dennard以来第一个在整个计算堆栈中建立共享优化目标的扩展原则 。

　　引言

　　自 20 世纪 60 年代中期以来
，半导体行业一直以纳米为单位衡量发展
。每隔 18 个月，晶体管尺寸缩小 ，频率提升
，每个逻辑门的成本下降。摩尔定律既是一项经验观察，也帮助建立了一个行业契约 ，整个计算体系都建立在这个契约之上 。然而
，这个行业契约如今已不再适用
。在 7 纳米节点之后，

　　几何级数缩放不再像过去那样带来显著效益。光刻工具正接近图形化的物理极限 ，极紫外光刻 （EUV） 折旧占据了晶圆成本的大部分，而且每个晶体管的价格曲线已经趋于平缓——在某些情况下甚至出现逆转 。对于那些难以获得最先进光刻技术的企业而言
，这种限制来得更早，影响也更加严重
。

　　因此 ，行业的核心问题已经发生了变化。不再是“晶体管还能缩小多少？
”
，而是“应该缩放什么，以及缩放的目标是什么？”过去六年 ，华为半导体团队在移动SoC 、AI加速器
、系统架构和封装等领域
，对这个问题进行了深入研究 。

　　最终结论是，答案并非在于采用新的制程节点或晶体管架构 ，而在于改变主要的优化目标本身
。这一观点认为
，未来十年电子系统的发展方向不应是几何缩放，而应是时间缩放——即系统性地降低堆叠每一层中单一特征时间常数τ ，从皮秒级晶体管开关到秒级数据中心工作负载响应。下文将结合2020年5月至2026年5月期间381款量产芯片的经验
，从科学方法和产业路线图两个方面阐述τ缩放的必要性 。

　　几何时代的终结

　　在半导体行业的大部分历史中，其主要任务只有一个：缩小晶体管的尺寸。戈登·摩尔 （Gordon Moore） 于 1965 年观察到晶体管密度大约每两年翻一番 ，十年后，罗伯特·丹纳德 （Robert Dennard） 的缩放理论对此进行了补充
。该理论指出
，电压和尺寸的成比例缩小可以保持电场强度恒定。几何缩放和丹纳德缩放共同作用，在近五十年的时间里 ，实现了每瓦性能和每美元性能的指数级提升 。

　　这种局面分两个阶段瓦解
。大约在 2005 年
，丹纳德缩放率先失效：电压不再与特征尺寸成比例缩放，暗硅时代由此开启。几何缩放则持续了更长时间 ，这得益于 FinFET 以及后来的环栅 （GAA） 器件架构 。然而
，在 7 纳米之后，纯粹依靠尺寸缩放带来的收益已经趋于平缓
。其原因现在已得到充分论证：速度饱和将固有延迟对沟道长度的依赖性从二次方降低到线性；局部互连的寄生电阻和电容日益占据标准单元延迟预算的大部分；掩模成本、EUV折旧以及设计规则的复杂性 ，使得2纳米节点的尖端芯片设计预算超过了每片芯片10亿美元。

　　由此带来的经济后果同样不容忽视 。在先进节点
，晶体管成本增长趋于平缓，而在尖端节点 ，晶体管成本却在不断上升
。过去五十年支撑着整个行业的“每代都以更低的成本生产更多晶体管 ”的理念已不再适用。对于华为半导体而言
，这一转变还带来了一个额外的限制：获取最先进光刻工具的渠道受限 。指望下一个节点就能解决这个问题已不再可行
。六年前，这种几何级数增长的趋势已经停滞不前 ，迫使人们面对一个更为根本的问题——一个事后看来整个行业最终都必须面对的问题。

　　时间而非空间：摩尔时代的真正货币

　　摩尔定律本质上并非几何形状，而是对最终用户影响最大的技术 。更小的晶体管之所以能提升系统性能
，是因为它们切换速度更快。更密集的互连线之所以能提升性能，是因为信号传输距离更短
。更高的集成度之所以能提升性能 ，是因为数据跨越的边界更少。每一代技术带来的本质上都是时间的缩短——器件层面从皮秒到纳秒
，芯片层面从纳秒到微秒，系统层面从微秒到秒 。空间缩放仅仅是压缩时间的工具
。

　　一旦认识到这一点 ，一个显而易见的重新定义便浮现出来。时间本身应该被用作主要衡量标准 。可以在堆叠的每一层——晶体管 、电路、芯片和系统——定义一个特征时间常数 τ
，并将其降低作为统一的优化目标
。几何缩放就成为众多降低 τ 的技术之一，而非唯一的方法。

　　这一原理被称为τ标度律 ，本文将其作为几何摩尔标度律的继任者
，作为半导体演化的指导原则 。形式上，τ被视为一个分层结构 ，可以分解为：

　　其中：

　　分别代表晶体管层
、电路层、芯片层和系统层的时间常数
。每一层的 τ 由其下层的时间常数以及该层引入的组织和通信开销组成。 τ 的工作空间在时间上跨越约十二个数量级（从皮秒到秒）
，在空间上也跨越相当的范围（从纳米到千米） 。在每一层，都有不同的机制可用于降低 τ：

　　? 晶体管：固有开关延迟 ，可通过提高迁移率 、应变工程
、高介电常数/金属栅极和 GAA 架构来解决，并且越来越多地通过降低局部互连的寄生电阻和电容来解决
，这些寄生电阻和电容目前已超过固有渡越时间数倍
。

　　? 电路：沿信号路径的 RC 传播延迟，可通过低电阻导体、低介电常数材料来解决 ，以及——最重要的是——通过垂直集成缩短导线长度来解决。

　　? 芯片：计算和内存访问延迟
，可通过架构选择 、流水线深度
、内存层次结构和片上互连结构来解决 。

　　? 系统：端到端消息传递和同步时间，可通过互连拓扑结构、协议栈和互连结构设计来解决。

　　从这种分层式的表述中可以得出一条有用的世代规律：

　　其中 ，缩放因子 α 是特定于应用的
，而非通用的
。迄今为止的生产经验表明，对于功耗受限的移动设备 ，α ≈ 每年 1.3 倍；对于安全至关重要的自主系统
，α ≈ 每年 1.5 倍；而对于 AI 工作负载，α 可达每年 10 倍 ，因为吞吐量直接转化为经济价值。

　　τ 之所以成为一个有用的主要指标
，而不是对现有指标的重新命名，是因为它在整个技术栈中都是同一个指标 。频率 、延迟
、带宽和吞吐量在其各自的层级都由 τ 控制
。工艺技术专家、电路设计师和系统架构师可以用相同的单位讨论同一个量。τ 是实现端到端技术栈协同优化的语言——而每层独立优化 、时序成为次要因素的时代已经结束 。

　　逻辑折叠：移动SoC的验证案例

　　τ缩放的首次量产规模测试在移动设备领域展开
。智能手机SoC的特殊之处在于 ，单个芯片构成了整个系统。多插槽并行架构无法实现；即使拥有上千个节点，也无法弥补链路速度慢的问题 。所有交付给用户的性能都源自单个芯片
，功耗仅为几瓦，并且受到手持设备外形尺寸限制带来的散热限制
。

　　2020年之后 ，随着先进制程节点的获取受到限制
，关键问题变成了：在制程节点固定的情况下，如何在单个芯片上持续实现代际性能提升？

　　最终的答案就是逻辑折叠（LogicFolding）。

　　定义：逻辑折叠是一种设计方法 ，它将数字电路
、模拟电路和存储电路划分到垂直堆叠的有源层中
，遵循时间缩放原则，从而在性能、功耗和面积之间实现协同优化 。

　　数字电路分为组合逻辑（寄存器之间的布尔网络）和时序逻辑（用于保持状态的触发器）
。数字系统的性能上限取决于相邻触发器级之间的关键路径延迟 ，而关键路径延迟又主要取决于互连RC值和沿该路径的门数。传统的优化方法是将门电路放置在一个平面上
，并将导线穿过上方的金属堆叠层；导线越长，寄生RC值越大 ，关键路径延迟就越长 。

　　LogicFolding 摒弃了平面布局的假设。关键路径上的门电路分布在两个（最终可能更多）垂直堆叠的有源层上
，并通过超细间距混合键合连接
。从电路设计者的角度来看，这两个层就像一个连续的整体 ，单元分布在晶圆边界上，如同额外的金属层。信号线显著缩短
，寄生RC值急剧下降，时钟偏移减小 ，芯片在相同的器件节点上以更高的时钟频率运行 。

　　为了帮助 LogicFolding 实现这些优势
，保持混合键合间距与顶层金属间距之间的齿轮比相对较低（实际应用中通常低于 3，齿轮比越低越好）是有利的
。目前顶层金属间距约为 720 nm ，这意味着混合键合间距应低于 2 μm
，理想情况下齿轮比约为 1，此时键合界面处的鸟笼式布线（bird-cage routing）开销将基本消失。实现这一间距 ，以及所需的套刻精度（